DDR3/4メモリデザインのシステムレベル検証とデバッグ

このアプリケーションノートは、DDRメモリテクノロジーの紹介を提供し、DDRデータの特定の性質、コマンド /アドレスおよび制御バスの特定の性質に関連する一般的な課題を説明し、DDRシステムの設計を検証およびデバッグするための典型的な測定値を説明します。
このペーパーでは、推奨されるテストポイントとオシロスコーププローブの接続、およびSembeddingを介したDDRインターポーザーからの効果の補償について説明しています。このドキュメントでは、アイダイアグラム測定、高度なトリガー、TDR/TDT機能による効率的な信号整合性の検証について説明しています。多くの信号線と動的バス終了を考えると、SSN（同時スイッチングノイズ）は、DDRメモリの設計と信号の完全性に大きな影響を及ぼし、パワーの完全性はパターンに依存します。高い獲得率を達成するための手法を導入し、最悪のケースシナリオを効率的に検出し、全体的なメモリ設計のパフォーマンスに影響を与えます。このドキュメントには、パワーの完全性に関するよく見えるものも含まれています。
デザインの検証とデバッグプロセスのベストプラクティスの例を提供するドキュメントは、DDRメモリデザインに取り組んでいるすべてのシステムデザイナーとテストエンジニアに対応しています。